1、Adv. Mater.：用于3D电子封装的内部设计高导热通路的微结构氮化硼复合材料
小型化和高功率密度的3D电子设备对热管理提出了新的挑战。目前，绝缘封装中的散热效率受到热界面材料（TIM）的热导率及其将热量传递至散热器能力的限制。近日，新加坡南洋理工大学等机构的研究人员使用磁辅助滑动铸造得到一种高导热氮化硼（BN）基复合材料，该复合材料能够通过局部定向磁性功能化的BN微板来有针对性地向特定区域导热。由于复合材料中的BN含量高达62.6 vol%并且排列度较高、而聚合物粘合剂的含量较低，导致沿排列方向的热导率高达12.1 W m−1 K−1。同时，该BN复合材料密度低至1.3 g cm−3、硬度高达442.3 MPa，并且是绝缘的。该工作合理设计TIM的微观结构，有策略地进行导热，为3D集成电子中的有效热管理提供了一个有前途的解决方案。该文章以“Microstructured BN composites with internally designed high thermal conductivity paths for 3D electronic packaging”发表于Adv. Mater.上。
图1. （a）热导率与BN浓度关系（b）不同取向角度与随机排列复合材料比较
（c）温循下的热稳定性（d）本工作与其他文献报道的各种BN复合材料比较
论文链接：https://doi.org/10.1002/adma.202205120
2、 Nano Letters：粘附能可以优化软/硬材料界面热阻吗？
软/硬材料界面热阻在电子封装、传感器和医学的发展中发挥着重要的作用。粘附能和声子谱匹配是决定界面热阻（ITR）的两个关键参数，但在一个系统中很难通过同时实现这两个参数来降低软/硬材料界面热阻。近日，深圳先进电子材料国际创新研究院等机构的研究人员设计了一种由聚氨酯-硫辛酸共聚物和微米级球形铝组成的弹性体复合材料。该复合材料与硬质材料表现出高度声子谱匹配和高粘附能（>1000 J/m2），从而实现了0.03 mm2·K/W的低界面热阻。在此基础上，该团队进一步开发出关联粘附能和ITR的定量物理模型，以揭示粘附能的关键作用。这项工作有助于从粘附能的角度设计软/硬材料界面热阻，将推动界面科学发展的范式转变。该文章以“Can Adhesion Energy Optimize Interface Thermal Resistance at a Soft/Hard Material Interface”发表于Nano Letters上。深圳先进电子材料国际创新研究院热管理材料研究中心硕士研究生程霞霞为该论文的第一作者，曾小亮研究员和王淑婷博士后为共同通讯作者。
图2. 复合材料设计原理和表观粘附能、固有粘附能和能量耗散之间的关系
论文链接：https://doi.org/10.1021/acs.nanolett.3c01882
3、 J. Electron. Packaging：烧结纳米铜接头的有效本构关系
烧结纳米铜被认为是焊料和烧结银的替代品，因此，需要对其加速疲劳失效结果进行建模，包括基于本构关系预测应力和应变与温度之间的关系。然而这带来了一个挑战，因为非弹性形变特性与初始颗粒和加工细节强相关。
近日，宾汉姆顿大学等机构的研究人员提供了与循环相关的早期瞬态蠕变的机制描述，包括烧结参数和随后氧化的影响。发现非弹性变形以扩散为主，而非位错运动。并提出了广义本构关系，使得特定结构的定量建模只需要测量单个蠕变曲线。该工作为烧结纳米铜的研发提供了参考。该文章以“Effective Constitutive Relations for Sintered Nano Copper Joints”发表于J. Electron. Packaging上。
图3. 使用Anand模型在（a）10 MPa（b）30 MPa（c）90 MPa应力下，实际应变数据与计算的比较 论文链接：https://doi.org/10.1115/1.4056113
4、 J. Electron. Packaging：无铅焊点的剪切和疲劳特性：建模和微观结构分析
在电子行业禁止使用铅后，由于低温焊料（LTS）合金的成本较低，且减少了复杂组件中的缺陷，最近受到了广泛的关注，因此Sn-Ag-Cu（SAC）基焊料合金的可靠性也得到了广泛的研究。
近日，奥本大学等机构的研究人员测试了两种新型低熔点焊料合金（Sn-58Bi-0.5Sb-0.15Ni和Sn-42Bi）单个焊点的剪切和疲劳性能，并与Sn-3.5Ag和Sn-3.0Ag-0.8Cu-3.0Bi进行了比较。在三种应变速率下进行剪切试验，并测量每种焊料合金的剪切强度，其中循环疲劳试验采用恒定应变速率，针对不同的应力幅度确定了每种合金的疲劳寿命。并对剪切和疲劳试验中的失效机制进行了表征，结果表明，与其他合金相比，Sn-3.0Ag-0.8Cu-3.0Bi具有优异的剪切和疲劳性能，但更容易发生脆性破坏；剪切应变速率影响Sn-3.0Ag-0.8Cu-3.0Bi、Sn-58Bi-0.5Sb-0.15Ni和Sn-42Bi的失效模式，但对Sn-3.5Ag影响不明显。该研究为新型低熔点焊料合金的开发提供了指导。该文章以“Shear and Fatigue Properties of Lead-Free Solder Joints: Modeling and Microstructure Analysis”发表于J. Electron. Packaging上。
图4. 四种焊料合金的平均剪切强度与不同剪切应变率的关系论文链接：https://doi.org/10.1115/1.4055318
1、 IMEC sub-1 nm制程蓝图中的4项重要技术概述
近日，作为世界上最先进的半导体研究机构，IMEC在比利时举行的ITF世界活动中分享了其1 nm以下制程的工艺路线图，展示了对应的晶体管架构研究和开发计划。同时，IMEC认为人工智能和机器学习所需要的原始计算能力大约每6个月会翻一倍。该活动还强调，每一代的芯片的基础问题都变得越来越棘手，比如互联带宽的限制已经严重滞后，阻碍了CPU、GPU等性能提升。以下是IMEC认为能起到主导作用的4项技术，其中持续收缩的芯片互连以及3D堆叠设计，对推动1 nm以下的工艺节点尤为关键。虽然标准的FinFET晶体管技术将持续到3 nm节点，但在2024年将被新的GAA（gate all around）纳米片制造技术大批量取代。GAA技术使用与多个鳍片相同的驱动电流，有助于提高晶体管密度和性能。根据IMEC的技术路线图，叉片晶体管是GAA的更密集版本，将从2 nm节点开始进入，最终突破0.7 nm。另外，CFET（complementary FET）技术预计在2028年达到1 nm制程，进一步缩小晶体管尺寸。同时CFET晶体管将NMOS和PMOS堆叠在一起，实现更高密度。以及其他的一些CFET的版本，将实现0.5和0.2 nm节点。
图5. 芯片制造技术可能在近十年内从FinFET发展到CFET系统技术协同优化（STCO）是一种设计方法，将单片芯片的功能单元（如缓存、I/O和供电）分解，以针对所需要的性能使用不同的晶体管对各单元进行优化。分解的目的之一是为了能在3D堆叠中将缓存和内存拆分为不同的层，为实现该目的同时还要求IC堆叠的顶部复杂性尽量降低。IMEC指出应改进后端（BEOL）工艺，将晶体管连接在一起，实现芯片信号传输和供电。
背面供电（backside power distribution networks，BPDN）技术是指通过晶体管的背面进行电传输，该技术将在2024年随着2 nm制程首发。该项技术最大的特点是将供电电路和数据传输分开，因此压降特性得到改善，也使得芯片顶部能进行更高密度信号传输。同时，供电网络转移到芯片底部后，芯片顶部也可以更容易的进行晶圆与晶圆之间的键合，让在存储芯片上堆叠逻辑芯片成为可能。英特尔、台积电以及三星都是该技术的关键参与者，其中英特尔计划2024年在2 nm制程中实施其背面供电技术“PowerVIA”，而台积电则计划2026年在2 nm制程的大批量生产中实施该项技术，另外三星也预计把该技术纳入其2 nm制程中。
CMOS 2.0是IMEC在该活动上重点介绍的一项技术，该技术很大程度上依赖于BPDN技术。CMOS 2.0旨在将芯片分解成更小的部分，如将缓存和存储器分解成不同单元，然后再将各小芯片进行3D堆叠排列。3D芯片设计实际上已经推出，例如AMD的第二代3D V-Cache（将L3内存堆叠在处理器上，以提高内存容量）。IMEC希望将该结构提高到一个新的水平，将L1、L2、L3缓存垂直堆叠在处理器上。虽然3D堆叠可以实现更高的缓存，缓解相关的延迟问题，同时也应注意将造成更高的成本。
图8. 3D堆叠SoC（system on chip）将储存、逻辑、I/O等功能分区
